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關鍵詞：SRAM；絕熱電路；功耗分析；低功耗
絕熱(adiabatic)電路技術能夠顯著地降低電路的功耗(理論上功耗可降低為零)，是低功耗電路設計領域的一個研究熱點。在絕熱電路中，如果對溝道電阻消耗的能量采用絕熱處理，同時把儲存在電容上的電荷能量回收到電源實行再利用，就可以實現(xiàn)整個電路的低功耗設計。
作為系統(tǒng)芯片的重要組成部分，SRAM的存儲規(guī)模不斷增加，導致了功耗也迅速增加，所以低功耗設計仍將是SRAM的主要研究發(fā)展方向。文獻表明采用絕熱電路使SRAM在讀寫數(shù)據階段節(jié)省至少50％以上的功耗。目前絕熱SRAM的設計主要分為以下兩類：一種是改進存儲器SRAM的局部電路，如文的絕熱線驅動器，文的絕熱鎖存器／驅動器；另一種在多個部分采用了絕熱電路，但是工作頻率較低，如文為10 MHz，而文僅為5 MHz。為了更好地利用絕熱電路，本文提出了全部采用絕熱電路實現(xiàn)的靜態(tài)隨機存儲器(WASRAM)。
WASRAM的譯碼部分、存儲單元、讀出放大等全部采用絕熱電路。本文還建立了WASRAM的功耗分析模型，進行了功耗分析。
l WASRAM電路設計
1．1 WASRAM寫操作設計
為了實現(xiàn)數(shù)據寫入操作，需要寫譯碼器選中存儲單元，再通過數(shù)據位線把數(shù)據送入存儲單元中。圖l給出了WASRAM實現(xiàn)數(shù)據寫入操作的電路示意圖。
WASRAM的譯碼器采用如圖l所示的高速絕熱電路結構。由于PI管導通需要驅動字線等效電容，P1管的尺寸為8λ／1λ，其他的管子可以采用小尺寸設計，λ為最小工藝尺寸。
WASRAM采用的存儲單元電路與傳統(tǒng)的存儲單元相類似，如圖1所示。存儲單元中的電源是為絕熱電路設計的功率時鐘電源Cclk。如果要改寫單元中的數(shù)據，在寫字線WWL達到高電平前要使Cclk下拉到低電平。WWL為高電平，使得在管子N4和N6導通時，存儲單元中的P1、P2、N1、N2、N3、N5就構成了絕熱電路結構。通過位線WBL，和BWBL把數(shù)據寫入到存儲單元中。
為了實現(xiàn)存儲單元需要的單元時鐘信號Cclk，本文提出了一種簡單高速的單元時鐘產生電路(見圖1)。當寫使能信號WEN為低電平時，電路沒有寫入操作，Cclk保持為高電平；當需要寫入數(shù)據時，信號WEN為高電平，根據寫地址信號選中某一單元的單元時鐘信號，使之下拉到低電平。圖2是完成數(shù)據寫入的時序仿真結果，寫入數(shù)據為“101010”，功率時鐘PCO的頻率為250MHz。
1．2 SRAM數(shù)據讀出設計
讀譯碼器也采用高速絕熱電路結構，如圖3所示。由于P1管導通需要驅動字線等效電容，所以通常P1管的尺寸為8λ／1λ，其他的管子可以采用小尺寸設計。當SRAM讀出數(shù)據時，譯碼器選中陣列中的某一單元，讀字線RWL上升到高電平。MOS管N3和N4同時導通，如圖3所示。單元讀出門管N5、N6和讀出放大電路中的N1、N2和P1、P2構成了絕熱電路結構，存儲單元中的數(shù)據通過位線和讀出放大電路送到了數(shù)據線“Data”和“Data-b”上。圖3c是完成數(shù)據讀出的時序仿真結果，讀出數(shù)據為“101010”，功率時鐘頻率為250 MHz。
1．3 實驗與結果分析
基于0．18μm 1．8 VCMOS工藝，對不同規(guī)模的SRAM在不同頻率下進行了功耗仿真。圖4給出了傳統(tǒng)SRAM和WASRAM的平均功耗比較。傳統(tǒng)SRAM采用了低功耗的電流模式讀寫數(shù)據結構。表1對WASRAM與其他絕熱SRAM的性能進行了比較。
根據圖4和表1的分析，我們可以得到：
結論l 本文絕熱SRAM比傳統(tǒng)SRAM的功耗降低了至少80%。
結論2 本文SRAM比其他絕熱SRAM功耗降低程度較大，工作頻率更高。
結論3 存儲規(guī)模變化對絕熱SRAM的功耗變化影響較小。
2 絕熱SRAM功耗分析
傳統(tǒng)SRAM功耗主要包括：字線功耗、位線功耗、讀出放大器功耗和譯碼器功耗等，其中字線功耗和位線功耗分別為：
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