基于FPGA的數(shù)據(jù)高速串行通信實現(xiàn)

1 引言

在許多實際運用的場合中，數(shù)字信號傳輸具有數(shù)據(jù)量大，傳輸速度高，采用串行傳輸?shù)忍攸c。這就要求數(shù)據(jù)收發(fā)雙方采用合理的編解碼方式及高速器件。數(shù)字信號傳輸一般分并行傳輸、串行傳輸兩種。并行傳輸具有數(shù)據(jù)源和數(shù)據(jù)目的地物理連接方便，誤碼率低，傳輸速率高。但是并行傳輸方式要求各條線路同步，因此需要傳輸定時和控制信號，而其各路信號在經(jīng)過轉(zhuǎn)發(fā)與放大處理后，將引起不同的延遲與畸變，難以實現(xiàn)并行同步。若采用更復(fù)雜的技術(shù)、設(shè)備與線路，其成本會顯著上升。而高速遠程數(shù)據(jù)傳輸一般采用串行同步傳輸。傳統(tǒng)建立準確的時鐘信號的方法是采用鎖相環(huán)技術(shù)。但鎖相環(huán)有若干個明顯缺陷，一是其同步建立時間及調(diào)整精度即使采用變階的方法也很難兼顧；二是鎖相環(huán)需要一個高精度高頻率的本地時鐘。 本文所討論的兩種串行同步傳輸方法，無需高頻率時鐘信號，就可完全數(shù)字化。采用Altera公司的ACEXlK系列器件完成電路設(shè)計，且外圍電路簡單，成本低，效果好。

2主要器件介紹

編碼和解碼采用ACEXlK系列器件EPlK100QC208-2。ACEXlK器件是Altera公司針對通信、音頻處理及類似場合應(yīng)用而設(shè)計的。該系列器件具有如下特性：

高性能。采用查找表(LUT)和嵌入式陣列塊(EAB)相結(jié)合的結(jié)構(gòu)，適用于實現(xiàn)復(fù)雜邏輯功能和存儲器功能，例如通信中應(yīng)用的DSP、多通道數(shù)據(jù)處理、數(shù)據(jù)傳遞和微控制等；

高密度。典型門數(shù)為1萬到10萬門，有多達49 152位的RAM(每個EAB有4 096位RAM)。

系統(tǒng)性能。器件內(nèi)核采用2.5 V電壓，功耗低，其多電壓引腳驅(qū)動2.5 V、3.3 V、5.0 V的器件，也可被這些電壓所驅(qū)動，雙向I／O引腳執(zhí)行速度可達250 MHz；

靈活的內(nèi)部互聯(lián)。具有快速連續(xù)式延時可預(yù)測的快速通道互連。

3實現(xiàn)方法

本文所述方法應(yīng)用于數(shù)字音頻數(shù)據(jù)實時傳輸。原始數(shù)字音頻每一幀視頻數(shù)據(jù)為并行8位，速率達2 Mb／s，串行傳輸速度為16 Mb／s。

3.1新的曼徹斯編碼方法 這種方法是在接收端利用狀態(tài)轉(zhuǎn)移圖的方法得到同步時鐘信號。具體方法如下：

(1)幀同步信號的產(chǎn)生

發(fā)送方系統(tǒng)提供64 MHz時鐘，將其4分頻得到16 MHz時鐘作為系統(tǒng)時鐘，64 MHz時鐘僅用于最后的消除信號毛刺。幀同步共16位，其中前12位為"0"，后3位為"1"，最后1位為"0"。仿真時序如圖1所示。

(2)編碼方法

數(shù)據(jù)發(fā)送采用曼徹斯特編碼，編碼規(guī)則為：0→01(零相位的一個周期的方波)；1→10(π相位的一個周期的方波)。

從以上規(guī)則可知輸出信號將在每一位碼元中間產(chǎn)生跳變，因此可采用具有游程短，位定時信息豐富的曼徹斯特編碼電路。編碼時，當(dāng)輸入信號為"0"時，輸出為時鐘的"非"；當(dāng)輸入信號為"1"時，輸出與時鐘一致。因此，可采用數(shù)據(jù)選擇時鐘，其電路如圖2所示。